| 课程进度安排 |
|
| 时间 |
课程大纲 |
|
| 第一阶段 |
|
| 学习目标 |
掌握Linux基本操作，vi编辑器的使用，virtuoso软件的操作。 |
|
| |
1 Linux的用户界面及工作站的登陆。
1.1 Linux概述
1.2 Linux系统访问
1.3 Linux的图形用户界面
1.4 Linux的文件和目录
1.5 文本编辑器Vi
实验：登陆工作站，访问相关目录和文件，编辑文件。
|
|
| |
2 virtuoso软件的启动
2.1 virtuoso软件的配置文件cds.lib
2.2 icfb的启动：icfb
2.3 版图建库的文件display.drf
实验:编辑 cds.lib文件。
启动icfb,建立一个layout 库，删除一个库。
3 virtuoso软件的操作
3.1 快捷的默认设置。
3.2 快捷的个人设置，怎么修改快捷键。
3.3 Grid的设置----0.005u
3.4 绘制Path、Rectangle
实验:编辑.cdsinit 文件。
使用快捷键绘制Path、Rectangle，切除、添加部分图形。
|
|
| |
4.
4.1
IC设计流程及
4.2IC版图设计的作用
4.3平面半导体工艺和术语
4.4CMOS基本工艺过程
4.5NMOS/PMOS/NPN/PNP 及其版图实现
4.6反相器的版图实现
4.7版图设计环境及工具的使用
4.8版图编辑的快捷键 |
| 第二阶段 |
|
| 学习目标 |
了解IC版图的基本概念，半导体的工艺流程，学会做版图的基本器件。 |
|
| |
5 半导体基础理论、集成电路制造工艺
5.1 PN结
5.2 PN结二极管
5.3 MOS场效应晶体管
5.4 集成电路中的器件结构
5.5 外延生长
5.6 掩膜制版工艺
5.7 光刻
5.8 热氧化
5.9 掺杂工艺（热扩散、离子注入）
5.10 刻蚀
5.11 化学气相淀积
5.12 镀膜
6 集成电路设计概述
6.1 集成电路设计流程和设计工具
6.2 国内外集成电路技术发展概况
6.3 国内外主要集成电路晶圆代工厂(Foundry)介绍
|
|
| |
6 半导体器件原理及版图设计
6.1 Design Rule的基本概念及内容。
6.2 MOS管的版图设计及剖面图。
6.3 反相器（invter）的结构及版图设计
6.4 电阻的种类（well\poly\diff\mos）及版图设计
6.5 电容的种类（mim\mom\mos）及版图的设计
6.6 二极管及三极管的原理及版图设计
实验：做一个mos管，做所有的电阻和电容器件，做一个二极管及三极管。做一个invter，且把几个invter串起来组成一个小电路。
|
|
| |
7.1并联晶体管的版图实现
7.2串联晶体管的版图实现
7.3棍棒图
7.4二输入与非门和或非门的版图实现
7.5设计规则的介绍
7.6高驱动门及其版图: 多指 |
| 第三阶段 |
|
| 学习目标 |
学会做StdCell并用Calibre 来检查它的DRC和LVS。 |
|
| |
8 StdCell的概念和练习
8.1 StdCell的基本概念。
8.2 两种StdCell的区别。用在数字布线的StdCell和模拟中的StdCell。
8.3 nand2 nor2 nand3 nor3的做法。
8.4 把StdCell组合成一个模块。
实验：做各种StdCell并组合成一个模块。
|
|
| |
9 DRC的概念及检查DRC的软件。
9.1 DRC的概念，基于Design Rule的check.
9.2 Calibre DRC的配置及操作。
9.3 DRC Command file (runset)的介绍。
9.4 DRC Results 的读取及修改ERROR。
10 LVS的概念及检查LVS的
10.1 LVS的概念，Netlist的手工提取和自动提取。
10.2 Calibre LVS的配置及操作。
10.3 LVS Command file (runset)的介绍
10.4 LVS Report 的读取及修改ERROR。
实验：
1、用Calibre 检查StdCell 的DRC及修改
2、用Calibre 检查StdCell 的LVS及修改
|
|
| |
11.1较大晶体管的串联版图设计
11.2复杂逻辑电路版图设计举例
11.3如何进行设计规则的检查（DRC）
11.4版图与逻辑设计一致性验证（LVS）
11.5层次化结构
11.6总体设计
11.7实验课题的布局规划 |
| 第四阶段 |
|
| 学习目标 |
掌握做一个OPAMP的版图设计及LVS DRC的Check。 |
|
| |
12 IC layout模拟模块设计
12.1 OPAMP的原理及版图设计
12.2 交差对称的概念及版图设计（很重要）
12.3 Dummy的概念、原理及如何添加dummy
实验：做交差对称，注意dummy.
|
|
| |
12.4 屏蔽线（Shielding line）的作用及做法。
12.5 其它对称的概念及版图设计
12.6 不同器件特性相对版图布局的关系
12.7 关键线的连接
12.8 电源和地线的连接
12.9 LVS DRC check
实 验：完成OP版图，及LVS DRC的check。
|
|
| |
13.1SRAM的设计结构
13.26管SRAM单元
13.3寄存器
13.4阵列概念
13.5传输门
13.6应用传输门实现异或门
13.7译码器设计
13.8平衡二输入与非门/或非门的版图设计
13.9三态反向器 |
| 第五阶段 |
| 学习目标 |
掌握Bias模块的做法，掌握多模块的布局和版图的优化。 |
| |
14 bias模块的对称性及多个模块的布局
14.1 Bias的原理
14.2 Bias的对称及布局
14.3 三极管的对称及布局
实验：做一个bias，注意对称及布局
|
| |
14.4 多个模块的布局
14.5 模块间的关系与布局
14.6 关键信号线的布局
14.7 大功率器件的摆放和对其它模块的影响
14.8 电源和地线的连接
实验：1 多个模块的布局
2 多个模块整合为一个模块。
|
| 第六阶段 |
| 学习目标 |
掌握 IC layout可靠性分析，并优化版图。 |
| |
15 IC layout 的可靠性分析
15.1 Latch up的原理和易发生Latch up的地方
15.2 IC layout中如何预防Latch up的发生。
15.3 大功率器件的摆放和安全。
15.4 电流密度的概念及实际情况的计算
15.5 大功率器件上的Metal线的电流密度计算
15.6 ESD静电防范措施，ESD器件的做法
15.7 ESD 器件的放电通路。
15.8 几种ESD放电Model。
|
| |
16.1CMOS工艺过程中的闩锁(Latch up)效应
16.2衬底/阱接触孔
16.3CMOS电阻电容的实现
16.4保护链
16.5电阻电容的计算
16.6寄生的电阻电容
16.7串联及并联电容
16.8识别标志，版图表及划片槽 |
| |
实验：1、做一个大功率的器件，注意预防Latch Up
2 计算大功率器件上的电流密度，电源线是不是足够。
3 做一个ESD器件，注意ESD器件的放电通路。
|
| 第七阶段 |
| 学习目标 |
掌握Chip 的概念及布局，完成一个chip。 |
| |
17 Chip 的概念及布局
17.1 PAD的概念和做法
17.2 Under PAD的器件做法及对PAD的要求。
17.3 ESD器件和PAD及内部模块的连接
17.4 电源和地线间的ESD放电通路，Power clamp的版图设计。
17.5 当对任意PAD打ESD时的放电通路。
17.6 ESD器件和内部的隔离
17.7 Sealring的概念和做法。
17.8 划片道的概念及通常大小
17.9 Density的概念和原因及添加Density的方法。
17.10 Antenna现象的发生及修改。
|
| |
18.1.电源总线及信号总线
18.2 版图中非悬空输入
18.3 ESD电路
18.4 IC 功耗
18.5 双极工艺介绍
18.6 模拟电路及其版图设计 |
| |
实验：
1 做一个PAD。
2 把PAD放在ESD器件上面，即做一个Under PAD的器件。
4 完成一个完整的chip
|
| 第八阶段 |
| 学习目标 |
掌握反向的layout 的软件和提取方法。了解Tapeout的流程。 |
| |
19 反向提取软件
19.1 如何操作反向软件
19.2 如何提取版图
19.3 把版图转化成电路图。
实验：
使用反向软件提取一个电路图。
|
| |
20 Tapeout的概念
20.1 Tapeout的检查和验证
20.2 Tapeout中的问题及和晶圆代工厂(Foundry)的沟通
20.3 数据的导出和
20.4 Tapeout后的IP Merge
20.5 E-job view 的概念及做法。
|
shuhaipeixun
总部李老师