    高性能FPGA时序分析与设计技术高级培训

主题1：FPGA和FPGA数字系统
学习目标:
很多FPGA设计者长期处于高不成、低不就的状态，很难在设计能力上进一步提高。

主题１带领学员从更高和更低的层次上去理解FPGA数字系统的设计问题。在更高的层次上，理解模拟系统与数字系统的关系，

理解软件与硬件的关系。在更低的层次上，掌握FPGA器件结构和技术特点，

掌握FPGA软硬件协同系统设计工具链，学习加法、乘法和滤波器的FPGA实现结构。

主题1实质上是对FPGA结构资源、设计流程和设计工具的归纳、总结与升华，使学习者透过表面现象看到FPGA技术的实质，

从而为掌握FPGA高级设计技术，实现复杂系统打下基础。

主题2：FPGA时序设计与时序分析

学习目标:

FPGA数字系统设计实质上是一个同步时序系统的设计，深入理解掌握时序的概念，并能使用时序约束工具和分析工具对设计进行正确约束和分析，

是实现高性能系统的重要保证。

主题２重点学习时序概念以及设计和分析原理，以及如何使用时序约束工具和分析工具对FPGA数字系统的运算性能和I/O性能进行管理，

从而满足设计要求。

7.3 主题3：面向时序性能的FPGA代码设计与综合技术

7.3.1 学习目标

高性能设计的三要素：

(1)尽量利用专用资源；

(2)高效的代码技术；

(3)合理使用综合工具。所有高端FPGA综合工具（如Synplify和Xilinx XST）通常不允许推译好、新的FPGA资源（如DSP48E、BRAM等）。

综合工具厂商很难跟上FPGA资源的快速发展，不能指望综合工具能够推译构建出所有的功能。

因此，良好的代码描述以及正确使用综合工具是设计高性能系统的重要保证。

在主题4中，将学习Spartan-

3、Virtex

-4、Virtex

-5 和Virtex

-6系列FPGA的代码优化设计和综合技术，以达到提高设计性能，节省器件资源的目的。

7.4 主题4：FPGA新资源

7.4.1 学习目标

高性能设计的三要素：

(1)尽量利用专用资源；

(2)高效的代码技术；

(3)合理使用综合工具。

Xilinx Virtex4/5/6 FPGA芯片是目前先进的可编程逻辑器件。

主题3介绍Virtex4/5/6提供的新资源和新设计方法，特别是时钟系统和I/O系统的设计方法和设计技巧。

7.5 主题5：FPGA高速I/O接口设计

7.5.1学习目标

FPGA片内工作频率可以达到500MHz，并且具有强大的并行处理能力，而芯片间接口速度已经成为高性能系统的瓶颈。

高速系统主要有三种时钟结构，即全局时钟系统、源同步时钟系统和自同步时钟系统。

本节重点学习源同步时钟技术的原理和应用，并有大量实例分析。

学员将从理论和实践两个方面深入理解源同步技术在高速接口技术中的应用，

学习使用静态时序分析工具分析高速接口的时序问题，学习使用源同步技术和源同步资源解决高速接口的时序问题。