第二阶段 IC项目实战

Synopsys DC（Design Compiler） 综合

1，综合的概念　
2，综合库与工具介绍
3，工作环境的设立和关键命令
4，综合前的准备工作　
5，芯片逻辑代码和流片厂库的结合
6，综合的过程　
7， 综合后网表的导出
8，时序SDC的导出
9，Synopsys DC 为Cadence Encounter工具所做的准备工作。
10，快速综合TCL脚本使用技巧


Cadence Encounter 布局布线

1.网表和工程库的结合
2，环境变量的设置和关键命令
3,布局布线前的准备工作
4，Synopsys DC工具和Cadence Encounter工具的衔接和配合
2.Floor plan
3.电源规划
4.布局、摆放
5.时钟树
6.布线


Cadence Virtuos 芯片焊盘和封装

1，环境变量的设置和关键命令
2，库的导入
3，快速建立工作环境的方法
4，焊盘库和工艺库的建立
5，Encounter def文件的导入
6，Encounter和Virtuoso的配合
7，芯片文件的导入
8，焊盘和封装的仿真
9，焊盘、封装与芯片的管脚规划
10，连线技巧


Synopsys PT（PrimeTime） 验证仿真

1，环境变量的设置
2，关键命令
3，仿真验证过程
4，仿真验证报告的产生
5，快速验证技巧
6，TCL脚本的使用技巧

技巧和总结提高


1、代码编写及仿真技巧 系统介绍verilog语法规范、语言与电路实现之关系，以及RTL仿真技术、RTL代码编写技巧、控制单元和数据通路单元的实现技巧、基于Verilog语言的测试编码技巧，功能验证及Testbench搭建的技巧。2、综合技术 讲述综合基础、组合电路与时序电路、基于TCL的综合流程、综合策略、设计环境和设计约束的制定、综合优化的技巧、实现优化结果的可综合代码编写技术等。3、可测试设计技术 基于Synopsys DFT compiler的DFT技术，介绍可测性设计技术、组合电路和时序电路的测试方法、基于TCL的DFT设计实现的基本流程。4、静态时序分析技术 基于Synopsys PT的静态时序分析技术，介绍静态时序分析、基于TCL技术的处理过程和常用的时序分析方法。


项目实践：