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ASPEN培训课程
培训对象： 数字IC后端工程师、时序收敛工程师、STA分析师、芯片设计人员。
培训目标：
掌握PrimeTime的静态时序分析流程和命令。
能够编写时序约束（SDC）并分析时序报告。
熟练识别和调试建立时间、保持时间违例。
具备时序ECO（Engineering Change Order）生成能力。
培训内容介绍：
一、静态时序分析基础： 理解STA的基本概念（时序路径、建立时间、保持时间、时钟偏差、时钟抖动），对比动态仿真与STA的差异。
二、PrimeTime环境搭建： 启动PrimeTime，设置搜索路径，读入门级网表和时序约束（SDC），链接设计。
三、时序约束检查： 使用check_timing命令检查约束的完整性，识别未约束的路径和时钟。
四、时序报告生成： 使用report_timing生成建立时间和保持时间报告，分析报告的各项内容（数据路径、时钟路径、裕量）。
五、路径分组分析： 分析不同路径组（reg2reg、reg2out、in2reg、in2out）的时序情况，识别关键路径组。
六、多模式多角分析（MMMC）： 设置多个工作模式（功能模式、测试模式）和工艺角（best、typical、worst），进行MMMC分析。
七、时钟门控检查： 检查时钟门控路径的时序，确保门控时钟的安全性和完整性。
八、异步路径处理： 识别跨时钟域路径，设置false path或多周期路径，避免误报违例。
九、时序违例调试： 分析建立时间和保持时间违例的根本原因（负载过大、逻辑级数过多、时钟偏差过大），定位问题。
十、时序ECO生成： 根据时序分析结果生成ECO脚本（调整缓冲器大小、插入缓冲器、修改网表），修复时序违例。
十一、时序报告自动化： 编写Tcl脚本批量生成时序报告，汇总关键路径信息，生成时序收敛报告。
十二、实战项目：完整STA分析： 完成从约束检查、时序分析、违例调试到ECO生成的全流程。
培训对象： 数字IC验证工程师、后端设计工程师、形式验证工程师、EDA工具开发者。
培训目标：
理解形式验证的基本原理和等价性检查方法。
掌握Formality工具的使用流程和命令。
能够进行RTL-to-netlist和netlist-to-netlist等价性检查。
具备等价性违例调试和修复能力。
培训内容介绍：
一、形式验证基础概念： 理解形式验证与动态仿真的差异，掌握等价性检查（EC）、模型检查（Model Checking）等概念。
二、Formality环境搭建： 启动Formality，设置参考设计（Reference）和实现设计（Implementation），读入设计文件。
三、匹配点设置： 自动或手动设置参考设计与实现设计之间的匹配点（关键点、寄存器、输出端口）。
四、验证运行： 运行等价性检查，分析验证结果，查看验证通过的点和失败的点。
五、违例分析： 分析等价性违例的根本原因（逻辑优化错误、约束不一致、综合bug），定位问题。
六、调试技巧： 使用原理图查看器比较参考设计与实现设计的逻辑结构，追踪差异路径。
七、约束与例外处理： 设置验证约束（set_constant、set_multicycle_path），处理等价性检查中的例外情况。
八、黑盒处理： 对不需要验证的模块设置黑盒（set_black_box），聚焦关键逻辑的验证。
九、非等价点修复： 根据调试结果修改实现设计或约束，重新运行验证直到所有点等价。
十、ECO验证： 对ECO修改后的网表进行等价性检查，确保ECO修改没有引入逻辑错误。
十一、批处理模式： 编写Tcl脚本实现批处理等价性检查，集成到自动化验证流程。
十二、实战项目：RTL-to-netlist验证： 完成综合后网表与RTL的等价性检查，调试并修复发现的违例。
